이하영 조교수

복잡한 PIM(Processing-In-Memory) 구조에서는 메모리와 로직의 결함을 동시에 고려해야 하는 통합 테스트의 필요성이 증대되고 있습니다. 이러한 문제를 해결하기 위해 메모리와 로직을 연동한 지능형 반도체 테스트 용이화 설계(DFT)를 연구하고 있으며, 패턴 생성 속도 향상과 벡터 메모리(VM) 용량 절감을 동시에 달성하는 VASE 기법을 개발했습니다. Per-Pin ALPG 구조를 도입하여 핀 단위의 정밀한 테스트 패턴 생성이 가능하도록 했으며, Hybrid BIST 방식을 결합하여 메모리와 로직 영역의 결함을 통합적으로 검출하는 자가 테스트 아키텍처를 구축했습니다. 이 연구는 PiM(Processing-in-Memory) 반도체, 고신뢰성 시스템 반도체, 고속 메모리 테스트(ATE) 분야에 적용되고 있습니다. VASE 연구를 통해 패턴 생성 속도 향상과 벡터 메모리 용량 절감 효과를 입증했으며, 관련 성과는 IEEE TVLSI 및 IEEE TCAD 논문으로 다수 게재되었습니다. 현재 이 연구는 TRL 2~4 단계에 해당하는 초기 개념 검증 및 실험적 구현 단계에서 진행되고 있습니다.

HBM 등 3D 적층 메모리는 수율 저하와 TSV(관통전극) 결함으로 인한 신뢰성 문제를 겪고 있어 이를 해결하기 위한 내장 자가 수리 기술 연구를 수행하고 있습니다. 스위치 매트릭스 토폴로지를 기반으로 한 TSV 수리 기술인 TRUST를 개발했으며, 결함 TSV 수가 중복 TSV 수 이하인 조건에서 100% 수리율을 달성했습니다. GPU 기반 병렬 Redundancy Analysis 기법인 GRAP을 통해 대규모 메모리 어레이의 결함 분석 및 수리 알고리즘 처리 속도를 향상시켰으며, DRAM ECC 아키텍처인 ECMO를 설계하여 데이터 신뢰성을 높였습니다. 이 연구는 HBM(고대역폭 메모리), DRAM, 3D 적층 메모리 수율 향상 분야에 적용되고 있습니다. TRUST 기술은 기존 대비 면적을 58.3% 감소시키고 지연을 55.1% 감소시키는 성과를 달성했으며, 현재 TRL 4 이상의 실증 단계에 도달한 것으로 평가됩니다.

자율주행과 같은 미션 크리티컬 응용에서는 AI 가속기의 결함 허용과 신뢰성 확보가 핵심 요구사항으로 부각되고 있습니다. 이를 위해 자가 테스트 및 자가 복구 기술인 STRAIT을 개발했으며, 무시할 만한 면적 오버헤드로 100% 테스트 커버리지를 달성했습니다. 면적 효율적인 시스톨릭 어레이 중복 구조를 설계하여 연산 하드웨어의 결함 발생 시에도 성능 저하를 최소화했으며, PIM 기반 진단 및 수리 아키텍처인 DPR-PIM을 구축하여 메모리 내 연산 환경에서의 결함 진단과 복구를 동시에 수행할 수 있도록 했습니다. 이 연구는 자율주행 AI 가속기, 시스톨릭 어레이 기반 AI 연산 하드웨어, PIM 기반 AI 시스템 분야에 적용되고 있습니다. 하이브리드 복구 기술을 적용한 결과 LeNet-5 모델의 정확도를 10%에서 78.2%까지 복원했으며, 이때 면적 오버헤드는 1.5%에 불과했습니다. 현재 이 연구는 TRL 3~4 단계의 실험적 검증 단계에서 진행되고 있습니다.