권지민 조교수

전통적인 반도체 패키징 공정이 가진 디자인 제약과 높은 비용 문제를 해결하기 위해 고해상도 잉크젯 및 3D 프린팅 기술을 활용한 패키징 공정을 개발했습니다. 3D 프린팅 기반 반도체 패키징 핵심기술 개발, 잉크젯 프린팅 공정을 이용한 저가형 패널레벨 첨단 패키징 유기 RDL 인터포저 기술 개발, 3D 프린팅 반도체 정밀 부품용 무전해 도금 공정 개발, 첨가제조 반도체패키징을 위한 기판 소재·공정 선행융합기술 개발 등 다수의 과제를 수행했습니다. 핵심 기술로는 50µm 이하 해상도 구현과 250°C 이하 저온 공정을 통한 3D 프린팅 기반 반도체 패키징 및 인터커넥트 구조 형성 기술을 확보했으며, 3D 프린팅 기반 소비자 맞춤형 반도체 패키징 장치·서버·시스템, 3D 프린팅 기반 인터커넥트 구조 형성 장치, 칩렛 패키지, 패키징 구조물 제조 소재 등과 관련한 특허를 다수 등록했습니다. 이 기술은 첨단 반도체 패키징, 이종 IC 내장형 패키징, 안테나 패키지, 칩렛 패키지 분야에 적용되고 있습니다. 재료 낭비를 기존 40~60% 수준에서 5~15% 수준으로 절감하는 성과를 거두었으며, 관련 특허를 등록·공개 다수 보유하고 있습니다.

실리콘 기반 소자의 스케일링 한계를 극복하기 위해 탄소나노튜브(CNT) 등 저차원 소재를 활용한 BEOL 호환 3D 집적회로를 연구했습니다. CFET을 넘어서는 차세대 반도체 기술노드를 위한 3차원 적층형 탄소나노튜브 LogicFET 개발, 탄소나노튜브 FET 기반 하이퍼스케일 3차원 단일 집적회로 개발, 고성능 저차원 소재 BEOL 다진법 전계효과트랜지스터 및 연산장치 개발, 다치로직 기반 초저전력 신경망 컴퓨터 개발 등의 과제를 수행했습니다. 핵심 기술로는 30nm급 게이트 길이와 250 CNT/μm 이상의 고밀도 정렬 기술을 활용한 CNT 네트워크 기반 다층 CMOS TFT 3차원 단일 집적 기술을 확립했습니다. 이 기술은 차세대 로직 반도체, 신경망 연산장치, 다치로직 컴퓨팅 분야에 적용되고 있습니다. CNT 네트워크 기반 4층 CMOS TFT 단일 3D 집적 기술을 구현하는 성과를 거두었습니다.

비평면 디스플레이 및 웨어러블 기기 구현을 위한 유연 반도체 소재와 소자 소형화의 한계를 극복하기 위해 수직 구조 트랜지스터(VCT) 연구를 수행했습니다. 연신 박막 트랜지스터, 연신 패널 및 전자 장치, 게이트 절연층을 포함하는 수직 구조의 트랜지스터 및 그 제조 방법 관련 특허를 보유하고 있으며, 고해상도 유기 발광 소자 픽셀 패턴 제조 관련 특허도 보유하고 있습니다. 핵심 기술로는 수직 구조 트랜지스터(VCT) 설계 및 게이트 절연층 공정 기술, 연신 가능한 박막 트랜지스터 소재·구조 기술, 고해상도 OLED 픽셀 패턴 제조 공정을 확보했습니다. 이 기술은 웨어러블 전자소자, 유연 디스플레이, 고밀도 메모리 소자 분야에 적용되고 있습니다. 연신 박막 트랜지스터, 수직 구조 트랜지스터, 고해상도 OLED 픽셀 패턴 제조방법 등과 관련한 특허를 다수 등록하는 성과를 거두었습니다.